#ifndef __DMA_SUN8IW12__
#define __DMA_SUN8IW12__

/*
 * The source DRQ type and port corresponding relation
 */
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/* #define DRQSRC_RESEVER       8 */
/* #define DRQSRC_RESEVER       9 */
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/* #define DRQSRC_RESEVER       11 */
/* #define DRQSRC_RESEVER       12 */
/* #define DRQSRC_RESEVER       13 */
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#define DRQSRC_UART1_RX		15
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/* #define DRQSRC_RESEVER       19 */
/* #define DRQSRC_RESEVER       20 */
/* #define DRQSRC_RESEVER       21 */
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/* #define DRQSRC_RESEVER       27 */
/* #define DRQSRC_RESEVER       28 */
/* #define DRQSRC_RESEVER       29 */
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#define DRQSRC_OTG_EP4          33
#define DRQSRC_OTG_EP5          34

/*
 * The destination DRQ type and port corresponding relation
 */
#define DRQDST_SRAM		0
#define DRQDST_SDRAM		0
/* #define DRQSRC_RESEVER       2 */
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#define DRQDST_DAUDIO_1_TX	4
#define DRQDST_DAUDIO_2_TX	5
#define DRQDST_AUDIO_CODEC	6
/* #define DRQSRC_RESEVER       7 */
/* #define DRQSRC_RESEVER       8 */
/* #define DRQSRC_RESEVER       9 */
#define DRQDST_NAND0		10
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/* #define DRQSRC_RESEVER       12 */
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#define DRQDST_UART4_TX         18
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/* #define DRQSRC_RESEVER       20 */
/* #define DRQSRC_RESEVER       21 */
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#define DRQDST_SPI1_TX          23
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#define DRQDST_SPI3_TX          25
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/* #define DRQSRC_RESEVER       27 */
/* #define DRQSRC_RESEVER       28 */
/* #define DRQSRC_RESEVER       29 */
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#define DRQDST_OTG_EP4          33
#define DRQDST_OTG_EP5          34


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